• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    本發明係提供一種可抑制每個系統之佈線長度之差異而實現高速動作之半導體封裝。其包含：具有第1主面、及與第1主面對向之第2主面之矩形基板；安裝於第1主面上之第1半導體晶片；積層於第1半導體晶片上之1個以上之第2半導體晶片；及積層於1個以上之第2半導體晶片上之1個以上之第3半導體晶片；且基板在第1主面上之第1邊側具有：第1連接端子，其係與1個以上之第2半導體晶片之電極連接；及第3連接端子，其係與第1連接端子電性連接，且與第1半導體晶片之第1電極連接；且在包夾第1主面上之第1半導體晶片而與第1邊對向之第2邊側具有：第2連接端子，其係與1個以上之第3半導體晶片之第2電極連接；及第4連接端子，其係與第2連接端子電性連接，且與第1半導體晶片之電極連接。
    公开号:TW201310606A
    申请号:TW101130695
    申请日:2012-08-23
    公开日:2013-03-01
    发明作者:Koichiro Shindo；Masaji Iwamoto
    申请人:Toshiba Kk；
    IPC主号:H01L25-00
    专利说明:
    半導體封裝
    本發明之實施形態係關於一種積層有複數個半導體晶片之半導體封裝。
    本申請案主張以日本專利申請案第2011-190021號(申請日：2011年8月31日)為基礎申請案之優先權。該基礎申請案之全部內容以引用的方式併入本文中。
    先前之半導體封裝中有內置複數片記憶體晶片、與控制向該記憶體晶片之資料寫入及讀取之控制晶片，且將複數片之記憶體晶片分成複數個系統(例如2個系統)，而分別對每個系統控制向記憶體晶片之資料寫入及讀取者。
    在先前之半導體封裝中，大部分係於安裝基板上積層複數片記憶體晶片，且於該記憶體晶片之側面配置控制晶片，或於所積層之記憶體晶片上之角落配置控制晶片之構成者(例如參照日本專利公開公報2009-88217號)。
    但，自先前以來，為實現高速動作，半導體晶片之動作頻率變高。然而，在先前之半導體晶片中，大部分係於記憶體晶片之側面配置控制晶片，或於所積層之記憶體晶片上之角落配置控制晶片之構成者。因此，在先前之半導體封裝中，半導體封裝內之各系統之佈線長度有較大差異，從而每個系統之動作速度會產生偏差。結果阻礙半導體晶片之動作之高速化。該情形時，在安裝基板內，雖亦考慮使佈線長度一致，但因佈線長度變長而仍然會阻礙動作之高速化。又，現狀係安裝基板內之佈線之可操縱性亦無富餘。
    本實施形態之目的係提供一種抑制每個系統之佈線長度差異而可實現高速動作之半導體封裝。
    本發明之實施形態之半導體封裝包含：具備第1主面、及與前述第1主面對向之第2主面之矩形基板；安裝於第1主面上之矩形之第1半導體晶片；積層於第1半導體晶片上之1個以上之第2半導體晶片；及積層於1個以上之第2半導體晶片上之1個以上之第3半導體晶片；且基板在第1主面上之第1邊側具備：第1連接端子，其係與1個以上之第2半導體晶片之電極連接；及第3連接端子，其係與第1連接端子電性連接，且與第1半導體晶片之第1電極連接；在包夾第1主面上之第1半導體晶片而與第1邊對向之第2邊側具備：第2連接端子，其係與1個以上之第3半導體晶片之第2電極連接；及第4連接端子，其係與第2連接端子電性連接，且與第1半導體晶片之電極連接；在與第1主面上之第1、第2邊不同之第3、第4邊側，具備分別與第1半導體晶片之第3、第4電極連接之第5、第6連接端子；在與第2主面上之第3、第4邊對應之位置上，具備分別與第5、第6連接端子電性連接之第1、第2外部連接端子；且第1半導體晶片分別在與基板之第1邊對應之邊側具備第1電極，在與基板之第2邊對應之邊側具備第2電極，在與基板之第3邊對應之邊側具備第3電極，在與基板之第4邊對應之邊側具備第4電極。
    以下，參照圖式詳細說明本發明之實施形態。 (第1實施形態)
    圖1係第1實施形態之半導體封裝1之俯視圖。圖2係半導體封裝1之側視圖。圖2(a)係半導體封裝1之從圖1之箭頭α之方向觀察之側視圖。圖2(b)係半導體封裝1之從圖1之箭頭β之方向觀察之側視圖。另，圖1中省略密封構件61及接合線B2、B3之圖示。圖2(a)中係在透視密封構件61之狀態下圖示半導體封裝1。圖2(b)中係透視密封構件61之狀態，且省略接合線B3之圖示。 (半導體封裝1之概要)
    首先，針對半導體封裝1之概要進行說明。半導體封裝1具備：矩形之安裝基板11、矩形之半導體晶片21、樹脂層31、矩形之半導體晶片41~44、矩形之半導體晶片51~54、及密封構件61。半導體晶片41~44及51~54係用以進行資料之寫入及讀取之記憶體晶片，向該半導體晶片41~44及51~54之資料寫入及讀取係藉由作為控制晶片(控制器)之半導體晶片21而進行。
    在該半導體封裝1中，將複數個之半導體晶片41~44及51~54分成2個系統(第1、第2系統)，而進行資料之寫入及讀取。又，關於半導體晶片21與外部之資料交換，亦分成2個系統(第3、第4系統)。如上述般，若各系統內及系統間佈線長度有差異，則會阻礙半導體晶片之動作之高速化。
    因此，在半導體封裝1中，設法在安裝基板11上配置半導體晶片21、半導體晶片41~44及半導體晶片51~54等，且以使各系統內及系統間之佈線長度成為大致相同之長度之方式構成。具體言之，以使連接半導體晶片21與半導體晶片41~44之佈線中特定佈線(第1系統)、與連接半導體晶片21與半導體晶片51~54之佈線中特定佈線(第2系統)成為大致相同之佈線長度，再者，連接半導體晶片21與安裝基板11之外部連接端子13a之佈線中特定佈線(第3系統)、與連接半導體晶片21與安裝基板11之外部連接端子13b之佈線中特定佈線(第4系統)成為大致相同之佈線長度之方式構成。另，此處，所謂特定佈線，係指定資料信號(IO)或資料之讀．寫時序之時序信號之傳達所使用之佈線。以下，針對半導體封裝1之構成進行說明。 (半導體封裝1之構成)
    安裝基板11具有對應於表面及背面之第1主面11a及第2主面11b。安裝基板11係具有第1~第4邊(側面)A~D之矩形基板。安裝基板11之第1主面11a上，分別於第1~第4邊A~D側形成有與半導體晶片21之連接端子12a~12d。又，安裝基板11之第1主面11a上，於第1、第2邊A、B側分別形成有與半導體晶片41~44之連接端子12e、及與半導體晶片51~54之連接端子12f。
    連接端子12a~12f係例如於銅(Cu)之端子上將鎳(Ni)及金(Au)無電鍍者。於安裝基板11之第2主面11b上之第3、第4邊C、D側，分別形成有與外部基板等之連接端子即外部連接端子13a、13b。外部連接端子13a、13b係例如焊錫球或焊錫凸塊。於安裝基板11內，成型有將連接端子12a~12f及外部連接端子13a、13b電性連接之佈線層或通孔等。
    半導體晶片21係控制向半導體晶片41~44及半導體晶片51~54之資料寫入及讀取之具有第1~第4邊a~d之矩形之控制晶片(控制器)。半導體晶片21具有沿著分別對應於安裝基板11之邊A~D之邊a~d而形成之複數個電極21a~21d。電極21a~21d係例如鋁墊。半導體晶片21安裝於安裝基板11之第1主面11a上。半導體晶片21之電極21a~21d分別藉由安裝基板11之連接端子12a~12d及接合線B1而電性連接。接合線B1之材質係例如金(Au)或銅(Cu)。
    樹脂層31將半導體晶片21以接合線B1嵌入。樹脂層31係例如FOW(Film on Wire)樹脂。樹脂層31係以使其表面(上表面)成為比接合線B1之上端更高之位置之方式形成於半導體晶片21之表面及周圍。又，樹脂層31係以使其大小(縱向與橫向之長度)與積層於表面(上表面)上之半導體晶片41之背面之大小(縱向與橫向之長度)大致相同之方式形成。
    半導體晶片41~44係用以進行資料之寫入及讀取之記憶體晶片。半導體晶片41~44於表面之一邊側分別具有電極41a~44a。電極41a~44a係例如鋁墊。半導體晶片41~44以使形成有電極41a~44a之邊成為安裝基板11之邊A側之方式一方面使位置錯開並積層於樹脂層31上。藉由一方面使半導體晶片41~44之位置錯開並進行積層，而確保用以對電極41a~44a進行接合之空間。
    半導體晶片41~44之電極41a~44a藉由接合線B2與安裝基板11之連接端子12e電性連接。半導體晶片41~44之電極41a~44a之至少一部分藉由接合線B2互相電性連接。接合線B2之材質為例如金(Au)或銅(Cu)。
    半導體晶片51~54係用以進行資料之寫入及讀取之記憶體晶片。半導體晶片51~54於表面之一邊側分別具有電極51a~54a。電極51a~54a係例如鋁墊。半導體晶片51~54以使形成有電極51a~54a之邊成為安裝基板11之邊B側之方式，一方面使位置錯開並積層於半導體晶片41~44上。藉由一方面使半導體晶片51~54之位置錯開並進行積層，而確保用以對電極51a~54a進行接合之空間。
    半導體晶片51~54之電極51a~54a藉由接合線B3與安裝基板11之連接端子12f電性連接。半導體晶片51~54之電極51a~54a之至少一部分藉由接合線B3互相電性連接。接合線B3之材質為例如金(Au)或銅(Cu)。
    密封構件61係密封半導體晶片21、半導體晶片41~44及半導體晶片51~54之密封樹脂(鑄模樹脂)。 (半導體封裝1之製作)
    圖3~圖6係顯示半導體封裝1之製作程序之圖。以下參照圖3~圖6，針對半導體封裝1之製作程序進行說明。另，對與圖1、圖2中說明之構成相同之構成標註相同符號，而省略重複之說明。 (步驟1)
    準備安裝基板11，於該安裝基板11之第1主面11a上載置半導體晶片21(參照圖3(a))。此時，以使半導體晶片21之邊a~d與安裝基板11之邊A~D對應之方式，於安裝基板11之第1主面11a上載置半導體晶片21。另，於半導體晶片21之背面，在將半導體晶片21從半導體基板(晶圓)切出時黏貼有接著薄膜。 (步驟2)
    將安裝基板11之連接端子12a~12d與半導體晶片21之電極21a~21d以接合線B1分別連接(參照圖3(b))。 (步驟3)
    於半導體晶片21之表面及周圍塗佈作為樹脂層31之FOW樹脂C。FOW樹脂C係在其表面(上表面)在高於接合線B1之上端之位置，以使其大小(縱向與橫向之長度)與積層於表面(上表面)上之半導體晶片41之背面之大小(縱向與橫向之長度)大致相同之方式塗佈(參照圖4(a))。 (步驟4)
    在FOW樹脂C半硬化之狀態下，以使形成有電極41a~44a之邊成為安裝基板11之邊A側之方式，於FOW樹脂C之表面，將半導體晶片41~44一方面於樹脂層31上使位置錯開並進行積層(參照圖4(b))。另，於半導體晶片41~44之背面，在將半導體晶片41~44從半導體基板(晶圓)切出時黏貼有接著薄膜。 (步驟5)
    將半導體晶片41~44之電極41a~44a、與安裝基板11之連接端子12e以接合線B2連接(參照圖5(a))。另，接合可從安裝基板11之連接端子12e側向半導體晶片44之連接端子44a側依次連接，亦可從半導體晶片44之連接端子44a側向安裝基板11之連接端子12e側依次連接。 (步驟6)
    於所積層之半導體晶片44之表面上，將半導體晶片51~54以使形成有電極51a~54a之邊成為安裝基板11之邊B側之方式，一方面使位置錯開並進行積層(參照圖5(b))。另，於半導體晶片51~54之背面，在將半導體晶片51~54從半導體基板(晶圓)切出時黏貼有接著薄膜。 (步驟7)
    將半導體晶片51~54之電極51a~54a、與安裝基板11之連接端子12f以接合線B3連接(參照圖6(a))。另，接合可從安裝基板11之連接端子12f側向半導體晶片44之連接端子54a側依次連接，亦可從半導體晶片54之連接端子54a側向安裝基板11之連接端子12f側依次連接。 (步驟8)
    將安裝於安裝基板11之第1主面11a上之半導體晶片21、半導體晶片41~44及半導體晶片51~54，以作為密封構件61之密封樹脂(鑄模樹脂)密封(參照圖6(b))。
    如上，第1實施形態之半導體封裝1配置於積層半導體晶片21之半導體晶片41之背面下側。又，於安裝基板11之第1主面11a上之第1邊A側，具有與半導體晶片41~44之電極41a~44a連接之連接端子12e、及與連接端子12e之至少一部分電性連接且與半導體晶片21之電極21a連接之連接端子12a；在包夾第1主面11a上之半導體晶片21而與第1邊A對向之第2邊B側，具有與半導體晶片51~54之電極51a~54a連接之連接端子12f、及與連接端子12f之至少一部分電性連接且與半導體晶片21之電極21b連接之連接端子12b。因此，可使將半導體晶片21與半導體晶片41~44連接之佈線中特定之佈線(第1系統)、與將半導體晶片21及半導體晶片51~54連接之佈線中特定之佈線(第2系統)成為大致相同之佈線長度。
    再者，在與安裝基板11之第1主面11a上之第1、第2邊A、B不同之第3、第4邊C、D側，具有與半導體晶片21之電極21c、21d分別連接之連接端子12c、12d；在對應於安裝基板11之第2主面11b上之第3、第4邊C、D之位置上，分別具有與連接端子12c、12d之至少一部分電性連接之外部連接端子13a、13b。因此，可使將半導體晶片21與安裝基板11之外部連接端子13a連接之佈線中特定之佈線(第3系統)、與將半導體晶片21與安裝基板11之外部連接端子13b連接之佈線中特定之佈線(第4系統)成為大致相同之佈線長度。
    又，第1、第2系統內之佈線長度較好為各系統內最長佈線長度L1與最短佈線長度L2滿足以下(1)式之關係。
    L2=L1×0.8………(1)
    又，第1、第2系統間之佈線長度較好為第1、第2系統內最長佈線長度L3與最短佈線長度L4滿足以下(2)式之關係。
    L4=L3×0.8………(2)
    再者，第3、第4系統內之佈線長度較好為各系統內最長佈線長度L5與最短佈線長度L6滿足以下(3)式之關係。
    L6=L5×0.95………(3)
    又，第3、第4系統間之佈線長度較好為第3、第4系統內最長佈線長度L7與最短佈線長度L8滿足以下(4)式之關係。
    L8=L7×0.95………(4)
    又，較好的是，連接半導體晶片41~44之電極41a~44a與半導體晶片21之電極21a之特定佈線(第1系統)在中途路徑上不交叉(cross)。又，較好的是，連接半導體晶片51~54之電極51a~54a與半導體晶片21之電極21b之特定佈線(第2系統)在中途路徑上不交叉(cross)。
    即，較好的是，半導體晶片41~44(記憶體晶片)之電極41a~44a中與特定佈線(第1系統)連接之電極之排列方向、與半導體晶片21(控制器)之電極中與特定佈線(第1系統)連接之電極之排列方向相同。又，較好的是，半導體晶片51~54(記憶體晶片)之電極51a~54a中與特定佈線(第2系統)連接之電極之排列方向、與半導體晶片21(控制器)之電極中與特定佈線(第2系統)連接之電極之排列方向相同。例如，半導體晶片41~44之電極41a~44a中、與特定佈線(第1系統)連接之電極之排列為A、B、C、D之情形時，半導體晶片21之電極中、與特定佈線(第1系統)連接之電極之排列為A、B、C、D較佳。另，此處之A、B、C、D表示信號之類別。 (第2實施形態)
    圖7係第2實施形態之半導體封裝2之側視圖。圖7(a)係從圖1之箭頭α之方向觀察之半導體封裝2之側視圖。圖7(b)係從圖1之箭頭β之方向觀察之半導體封裝2之側視圖。另，圖7(a)中，係在透視密封構件61之狀態下圖示半導體封裝2。圖7(b)中，係透視密封構件61之狀態，且省略接合線B3之圖示。以下參照圖7，針對半導體封裝2之構成進行說明，對與參照圖1、圖2說明之半導體封裝1相同之構成標註相同符號而省略重複之說明。
    該第2實施形態之半導體封裝2之特徵為：在半導體晶片41之下表面，進而具備沿著互相對向之2邊配置之2個間隔物S1、S2。另，2個間隔物S1、S2之上端高於接合線B1之上端。因此，於作為樹脂層31之半硬化狀態之接著劑C上積層半導體晶片41~44時，可防止在傾斜狀態下積層半導體晶片41~44。又，可防止接合線B1與半導體晶片41之背面接觸。其他效果與第1實施形態之半導體封裝1相同。 (第3實施形態)
    圖8係第3實施形態之半導體封裝3之側視圖。圖8(a)係從圖1之箭頭α之方向觀察之半導體封裝3之側視圖。圖8(b)係從圖1之箭頭β之方向觀察之半導體封裝3之側視圖。另，圖8(a)中，係在透視密封構件61之狀態下圖示半導體封裝3。圖8(b)中，係透視密封構件61之狀態且省略接合線B3之圖示。以下參照圖8，針對半導體封裝3之構成進行說明，對與參照圖1、圖2說明之半導體封裝1相同之構成標註相同符號，而省略重複之說明。
    該第3實施形態之半導體封裝3之特徵為：以半導體晶片21之上表面為下側，將半導體晶片21之電極21a直接(不經由接合線B1)連接至安裝基板11之連接端子12a(所謂覆晶連接)。該第3實施形態之半導體封裝3由於連接高度比使用接合線B1之情形更低，因此，可使半導體封裝3之厚度變薄。其他效果與第1實施形態之半導體封裝1相同。 (第4實施形態)
    圖9係第4實施形態之半導體封裝4之側視圖。圖9(a)係從圖1之箭頭α之方向觀察之半導體封裝3之側視圖。圖9(b)係從圖1之箭頭β之方向觀察之半導體封裝3之側視圖。另，圖9(a)中，係在透視密封構件61之狀態下圖示半導體封裝4。圖9(b)中係透視密封構件61之狀態且省略接合線B3之圖示。以下參照圖9，針對半導體封裝4之構成進行說明，對參照圖1、圖2說明之半導體封裝1相同之構成標註相同符號，而省略重複之說明。
    該第4實施形態之半導體封裝4之特徵為：在樹脂層31與半導體晶片41間進而具備絕緣層71。藉由絕緣層71，可防止接合線B1與半導體晶片41之背面電性接觸。其他效果與第1實施形態之半導體封裝1相同。 (第5實施形態)
    圖10係第5實施形態之半導體封裝5之俯視圖。圖11係第5實施形態之半導體封裝5之側視圖。圖11(a)係從圖1之箭頭α之方向觀察之半導體封裝3之側視圖。圖11(b)係從圖1之箭頭β之方向觀察之半導體封裝3之側視圖。另，圖11(a)中，係在透視密封構件61之狀態下圖示半導體封裝5。圖11(b)中係透視密封構件61之狀態，且省略接合線B3之圖示。以下參照圖11，針對半導體封裝5之構成進行說明，對參照圖1、圖2說明之半導體封裝1相同之構成標註相同符號，而省略重複之說明。
    該第5實施形態之半導體封裝5之特徵為：取代樹脂層31，於半導體晶片41之下表面具備含沿著半導體晶片41之各邊配置之4個矽(Si)之間隔物81a~81d。另，關於效果，與第1實施形態之半導體封裝1相同。 (其他實施形態)
    另，雖已說明本發明之幾個實施形態，但上述實施形態係例示，並非意圖將本發明限定於上述實施形態。上述實施形態可以其他各種形態實施，在不脫離本發明主旨之範圍內可進行各種省略、置換、變更。
    例如，在上述各實施形態中，雖將控制晶片(控制器)即半導體晶片21與記憶體即半導體晶片41~44及51~54之佈線分成2個系統，但亦可分成3個以上之系統。又，1個系統之記憶體晶片之片數不限於4片，可為任意片數。再者，關於控制晶片(控制器)即半導體晶片21與安裝基板11之外部端子之佈線，雖亦分成2個系統，但亦可分成3個以上之系統。
    又，在上述各實施形態中，雖藉由密封樹脂(鑄模樹脂)密封半導體晶片，但亦可以利用金屬或陶瓷(例如氧化鋁(A12O3))之外殼密封半導體晶片之方式構成。該等實施形態或其變形包含於發明之範圍或主旨，同樣，包含在專利申請範圍所揭示之發明與其均等之範圍內。
    1~3‧‧‧半導體封裝
    11‧‧‧安裝基板
    11a‧‧‧第1主面
    11b‧‧‧第2主面
    12a~12e‧‧‧連接端子
    13a、13b‧‧‧外部連接端子
    21‧‧‧半導體晶片
    21a~21d‧‧‧電極
    22‧‧‧接合線
    31‧‧‧樹脂層
    41~44‧‧‧半導體晶片(第1系統)
    41a~44a‧‧‧電極
    51~54‧‧‧半導體晶片(第2系統)
    51a~54a‧‧‧電極
    61‧‧‧密封構件
    71‧‧‧絕緣層
    81a~81d‧‧‧矽(Si)間隔物
    A~D‧‧‧第1~第4邊(側面)
    a~d‧‧‧第1~第4邊
    B1~B3‧‧‧接合線
    C‧‧‧FOW樹脂
    α‧‧‧箭頭
    β‧‧‧箭頭
    圖1係第1實施形態之半導體封裝之俯視圖。
    圖2(a)、(b)係第1實施形態之半導體封裝之側視圖。
    圖3(a)、(b)係第1實施形態之半導體封裝之製作程序。
    圖4(a)、(b)係第1實施形態之半導體封裝之製作程序。
    圖5(a)、(b)係第1實施形態之半導體封裝之製作程序。
    圖6(a)、(b)係第1實施形態之半導體封裝之製作程序。
    圖7(a)、(b)係第2實施形態之半導體封裝之側視圖。
    圖8(a)、(b)係第3實施形態之半導體封裝之側視圖。
    圖9(a)、(b)係第4實施形態之半導體封裝之側視圖。
    圖10係第5實施形態之半導體封裝之俯視圖。
    圖11(a)、(b)係第5實施形態之半導體封裝之側視圖。
    1‧‧‧半導體封裝
    11‧‧‧安裝基板
    12a~12f‧‧‧連接端子
    13a、13b‧‧‧外部連接端子
    21a~21d‧‧‧電極
    41‧‧‧半導體晶片(第1系統)
    41a‧‧‧電極
    51~54‧‧‧半導體晶片(第2系統)
    51a‧‧‧電極
    A~D‧‧‧第1~第4邊(側面)
    a~d‧‧‧第1~第4邊
    α‧‧‧箭頭
    β‧‧‧箭頭
    权利要求:
    Claims (7)
    [1] 一種半導體封裝，其包含：具備第1主面、及與前述第1主面對向之第2主面之矩形基板；安裝於前述第1主面上之矩形之第1半導體晶片；積層於前述第1半導體晶片上之1個以上之第2半導體晶片；及積層於前述1個以上之第2半導體晶片上之1個以上之第3半導體晶片；且前述基板在前述第1主面上之第1邊側具備：第1連接端子，其係與前述1個以上之第2半導體晶片之電極連接；及第3連接端子，其係與前述第1連接端子電性連接，且與前述第1半導體晶片之第1電極連接；在包夾前述第1主面上之前述第1半導體晶片而與前述第1邊對向之第2邊側具備：第2連接端子，其係與前述1個以上之第3半導體晶片之第2電極連接；及第4連接端子，其係與前述第2連接端子電性連接，且與前述第1半導體晶片之電極連接；在與前述第1主面上之前述第1、第2邊不同之第3、第4邊側，具備分別與前述第1半導體晶片之第3、第4電極連接之第5、第6連接端子；在與前述第2主面上之前述第3、第4邊對應之位置，具備分別與前述第5、第6連接端子電性連接之第1、第2外部連接端子；且前述第1半導體晶片分別在與前述基板之前述第1邊對應之邊側具備前述第1電極，在與前述基板之前述第2邊對應之邊側具備前述第2電極，在與前述基板之前述第3邊對應之邊側具備前述第3電極，在與前述基板之前述第4邊對應之邊側具備前述第4電極。
    [2] 一種半導體封裝，其包含：具備第1主面、及與前述第1主面對向之第2主面之矩形基板；安裝於前述第1主面上之第1半導體晶片；積層於前述第1半導體晶片上之1個以上之第2半導體晶片；及積層於前述1個以上之第2半導體晶片上之1個以上之第3半導體晶片；且前述基板在前述第1主面上之第1邊側具備：第1連接端子，其係與前述1個以上之第2半導體晶片之電極連接；及第3連接端子，其係與前述第1連接端子電性連接，且與前述第1半導體晶片之第1電極連接；在包夾前述第1主面上之前述第1半導體晶片而與前述第1邊對向之第2邊側具備：第2連接端子，其係與前述1個以上之第3半導體晶片之第2電極連接；及第4連接端子，其係與前述第2連接端子電性連接，且與前述第1半導體晶片之電極連接。
    [3] 如請求項2之半導體封裝，其中：前述基板在與前述第1主面上之前述第1、第2邊不同之第3、第4邊側，具備分別與前述第1半導體晶片之第3、第4電極連接之第5、第6連接端子；在與前述第2主面上之前述第3、第4邊對應之位置，具備分別與前述第5、第6連接端子電性連接之第1、第2外部連接端子。
    [4] 如請求項3之半導體封裝，其中：前述第1半導體晶片為矩形；且在與前述基板之前述第1邊對應之邊側具備前述第1電極；在與前述基板之前述第2邊對應之邊側具備前述第2電極。
    [5] 如請求項4之半導體封裝，其中：前述第1半導體晶片在與前述基板之前述第3邊對應之邊側具備前述第3電極；在與前述基板之前述第4邊對應之邊側具備前述第4電極。
    [6] 如請求項5之半導體封裝，其中自前述第1半導體晶片之第1電極至前述1個以上之第2半導體晶片之電極之佈線長度，與自前述第1半導體晶片之第2電極至前述1個以上之第3半導體晶片之電極之佈線長度大致相同。
    [7] 如請求項6之半導體封裝，其中自前述第1半導體晶片之電極至前述第1外部連接端子之佈線長度，與自前述第1半導體晶片之電極至前述第2外部連接端子之佈線長度大致相同。
    类似技术:
    公开号 | 公开日 | 专利标题
    TWI481003B|2015-04-11|半導體封裝
    TWI442325B|2014-06-21|Semiconductor memory device and manufacturing method thereof
    JP5337110B2|2013-11-06|半導体記憶装置
    JP5075463B2|2012-11-21|半導体装置
    JP5908031B2|2016-04-26|半導体装置
    JP2006196709A|2006-07-27|半導体装置およびその製造方法
    TW200816435A|2008-04-01|Semiconductor device and method of manufacturing the same
    TWI481001B|2015-04-11|晶片封裝結構及其製造方法
    US20100044880A1|2010-02-25|Semiconductor device and semiconductor module
    TWI529918B|2016-04-11|半導體記憶卡
    TWI655737B|2019-04-01|包含複數個堆疊晶片之半導體封裝
    TWI681519B|2020-01-01|半導體裝置
    JP2008187076A|2008-08-14|回路装置およびその製造方法
    US10985098B2|2021-04-20|Electronic component mounting substrate, electronic device, and electronic module
    KR20090079401A|2009-07-22|재배선층을 갖는 반도체 패키지 장치
    TWI728438B|2021-05-21|半導體裝置
    JP4652428B2|2011-03-16|半導体装置およびその製造方法
    TWI435419B|2014-04-21|半導體記憶裝置及其製造方法
    CN104051418A|2014-09-17|半导体装置
    JP2007234683A|2007-09-13|半導体装置およびその製造方法
    JP2015126102A|2015-07-06|半導体装置
    JP5814965B2|2015-11-17|半導体装置
    JP5885692B2|2016-03-15|半導体装置
    KR20110091187A|2011-08-11|반도체 패키지
    KR20080114464A|2008-12-31|멀티 칩 패키지
    同族专利:
    公开号 | 公开日
    CN102969309A|2013-03-13|
    TWI481003B|2015-04-11|
    JP2013055082A|2013-03-21|
    US20130114323A1|2013-05-09|
    JP5646415B2|2014-12-24|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    TWI574357B|2014-03-13|2017-03-11|東芝股份有限公司|Semiconductor device|CN101019228B|2004-09-17|2010-12-08|富士通半导体股份有限公司|半导体器件及其制造方法|
    JP5110247B2|2006-07-31|2012-12-26|ミツミ電機株式会社|半導体集積回路装置|
    KR100891516B1|2006-08-31|2009-04-06|주식회사 하이닉스반도체|적층 가능한 에프비지에이 타입 반도체 패키지와 이를이용한 적층 패키지|
    JP5207868B2|2008-02-08|2013-06-12|ルネサスエレクトロニクス株式会社|半導体装置|
    JP2009246313A|2008-04-01|2009-10-22|Renesas Technology Corp|半導体装置及びその製造方法|
    JP2010278318A|2009-05-29|2010-12-09|Renesas Electronics Corp|半導体装置|
    JP2011129894A|2009-11-18|2011-06-30|Toshiba Corp|半導体装置|
    JP5320345B2|2010-06-09|2013-10-23|株式会社村田製作所|配線基板|KR20140081544A|2012-12-21|2014-07-01|에스케이하이닉스 주식회사|돌출부를 구비하는 반도체 칩, 이의 적층 패키지 및 적층 패키지의 제조 방법|
    JP5996500B2|2013-09-11|2016-09-21|株式会社東芝|半導体装置および記憶装置|
    JP2015135875A|2014-01-16|2015-07-27|株式会社東芝|半導体パッケージおよび電子機器|
    JP2016192447A|2015-03-30|2016-11-10|株式会社東芝|半導体装置|
    CN107611099B|2016-07-12|2020-03-24|晟碟信息科技（上海）有限公司|包括多个半导体裸芯的扇出半导体装置|
    US20190164948A1|2017-11-27|2019-05-30|Powertech Technology Inc.|Package structure and manufacturing method thereof|
    JP2020009983A|2018-07-12|2020-01-16|キオクシア株式会社|半導体装置|
    JP2020038902A|2018-09-04|2020-03-12|キオクシア株式会社|半導体装置|
    JP2021048195A|2019-09-17|2021-03-25|キオクシア株式会社|半導体装置及び半導体装置の製造方法|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    JP2011190021A|JP5646415B2|2011-08-31|2011-08-31|半導体パッケージ|
    [返回顶部]